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C8051F380/1/2/3/4/5/6/7/C
SFR Definition 6.1. ADC0CF: ADC0 Configuration
Bit
7
6
5
4
3
2
1
0
Name
Type
AD0SC[4:0]
R/W
AD0LJST
R/W
Reserved
R/W
Reset
1
1
1
1
1
0
0
0
SFR Address = 0xBC; SFR Page = All Pages
Bit
Name
Function
AD0SC = ------------------------ – 1
7:3
AD0SC[4:0] ADC0 SAR Conversion Clock Period Bits.
SAR Conversion clock is derived from system clock by the following equation, where
AD0SC refers to the 5-bit value held in bits AD0SC4 – 0. SAR Conversion clock
requirements are given in the ADC specification table.
SYSCLK
CLK SAR
Note: If the Memory Power Controller is enabled (MPCE = '1'), AD0SC must be set to at least
"00001" for proper ADC operation.
2
1:0
AD0LJST
Reserved
ADC0 Left Justify Select.
0: Data in ADC0H:ADC0L registers are right-justified.
1: Data in ADC0H:ADC0L registers are left-justified.
Note: The AD0LJST bit is only valid for 10-bit mode (AD08BE = 0).
Must Write 00b.
Rev. 1.4
53
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